多模式開關電源控制芯片的低功耗設計與實現
開關電源的效率與功耗已成為設計師關注的焦點，而多模式控制已經成為電源控制芯片中高效率低功耗設計的主流趨勢。
所謂多模式控制就是在開關電源的工作中根據負載情況的不同采用不同的控制策略，以降低其功耗，提高效率。它是針對常用開關電源在輕載和待機條件下效率低的特點提出的，其設計思想可描述為：在重載下采用PWM 模式，以發揮其重載下效率高的優點；在輕載下采取PFM 模式，通過降低開關頻率來降低功耗；而在極輕載條件下（待機模式下）則采取BURST模式來降低功耗。
目前，由于能源緊缺，國際國內均對降低用電設備的輕載和待機功耗給予了極大注意。應指出的是，傳統的多模式控制策略雖然改善了開關電源的輕載與待機效率，但未對控制芯片本身的靜態功耗予以足夠的重視，考慮到家電、辦公設備等設備數量巨大，倘能將控制芯片的靜態電流由毫安級降低一至兩個數量級，其節電效能就十分可觀。
文中給出一種低功耗開關電源控制芯片供電系統的設計并予以實現，其特點是可以降低控制芯片在輕載與待機模式下的功耗。
針對當前應用廣泛的系統芯片的需要，分別設置了一個數字模塊供電單元和兩個模擬模塊供電單元，其中一個模擬模塊供電單元專門用于在重載條件下為控制模塊供電，而在輕載和待機模式下則被關斷，以降低芯片的靜態功耗。
1 系統與電路設計
1.1 系統構成
整個系統的構成如圖1所示。系統中包括一個欠壓鎖定電路（UVLO，Under voltage lockout），用于保證電路在合適的電壓范圍內正常工作；一個帶隙基準電壓源和一個專為數字模塊供電的電壓源（記為VDD_D），分別為芯片提供基準偏置和數字部分的電源。具體構成時此兩模塊包含在UVLO模塊內。兩個電壓調整器（REGULATOR）分別產生一個5 V和一個4.3 V 的穩定電壓，其中5 V穩定電壓源輸出記為REG，用于在重載時為控制器供電（輕載時關斷）；4.3 V 穩定電壓源輸出記為VDD_AD，用于輕載時的供電。當然，必要時還可以利用帶隙基準產生更多不同的電壓以滿足復雜控制模式的需要。
圖1電源系統框圖
此外，本設計中還設置了一個REF-OK模塊來判斷上電后電源系統是否已進入正常工作狀態。
1.2 欠壓鎖定電路的設計
欠壓鎖定電路又稱UVLO，見圖2.圖中 VDD為芯片外部供電電源，設計值為12 V.欠壓鎖定電路的窗口設置為7~9.5 V，即上電后電壓上升到大于9.5V 時芯片開始正常工作，而當供電電壓小于7 V時芯片停止工作。考慮到欠壓鎖定電路在電源控制芯片中的重要性，設計給出了兩種實現方案，并對兩種控制策略的性能進行了分析與比較。
圖2 兩個比較器實現的欠壓鎖定電路
圖2給出第一種欠壓鎖定電路的原理圖，稱為U-VLO1，這是用兩個比較器實現的欠壓鎖定電路。VDD是外部供電電壓源，K1、K2 是小于1的常數，且K1》K2，VREF為1.25 V帶隙基準電壓，LATCH是由兩個反相器組成的鎖存器。圖中標的UVLO_out代表欠壓鎖定信號，狀態設置是UVLO_out=0時有效。
電路的工作原理可簡述如下：12 V供電電壓可在VDD比較低時建立一個PTAT （ProportiONal toabsolute temperature）電流源，然后利用其建立起帶隙基準電壓源；當VDD由0上升時，帶隙基準電壓r首先建立，此時兩個比較器的輸出為低電位，P1導通，輸出為高電位；當K1VDD大于 r時，COMP1輸出跳變，N1管導通，鎖存器鎖存上一個信號，UVLO為高電位（注意其為低電位有效）；當K2VDD大于VREF 時，N2導通，則UVLO-out為低電位，使能其他模塊；隨著VDD減小，K2VDD首先小于VREF，N2關斷，則鎖存器鎖存信號，UVLO-out保持；當 VDD減小到K1 VDD小于VREF時COMP1跳變，P1導通，N1關斷，則輸出UVLO-out為高電位，關斷整個控制芯片。
所謂多模式控制就是在開關電源的工作中根據負載情況的不同采用不同的控制策略，以降低其功耗，提高效率。它是針對常用開關電源在輕載和待機條件下效率低的特點提出的，其設計思想可描述為：在重載下采用PWM 模式，以發揮其重載下效率高的優點；在輕載下采取PFM 模式，通過降低開關頻率來降低功耗；而在極輕載條件下（待機模式下）則采取BURST模式來降低功耗。
目前，由于能源緊缺，國際國內均對降低用電設備的輕載和待機功耗給予了極大注意。應指出的是，傳統的多模式控制策略雖然改善了開關電源的輕載與待機效率，但未對控制芯片本身的靜態功耗予以足夠的重視，考慮到家電、辦公設備等設備數量巨大，倘能將控制芯片的靜態電流由毫安級降低一至兩個數量級，其節電效能就十分可觀。
文中給出一種低功耗開關電源控制芯片供電系統的設計并予以實現，其特點是可以降低控制芯片在輕載與待機模式下的功耗。
針對當前應用廣泛的系統芯片的需要，分別設置了一個數字模塊供電單元和兩個模擬模塊供電單元，其中一個模擬模塊供電單元專門用于在重載條件下為控制模塊供電，而在輕載和待機模式下則被關斷，以降低芯片的靜態功耗。
1 系統與電路設計
1.1 系統構成
整個系統的構成如圖1所示。系統中包括一個欠壓鎖定電路（UVLO，Under voltage lockout），用于保證電路在合適的電壓范圍內正常工作；一個帶隙基準電壓源和一個專為數字模塊供電的電壓源（記為VDD_D），分別為芯片提供基準偏置和數字部分的電源。具體構成時此兩模塊包含在UVLO模塊內。兩個電壓調整器（REGULATOR）分別產生一個5 V和一個4.3 V 的穩定電壓，其中5 V穩定電壓源輸出記為REG，用于在重載時為控制器供電（輕載時關斷）；4.3 V 穩定電壓源輸出記為VDD_AD，用于輕載時的供電。當然，必要時還可以利用帶隙基準產生更多不同的電壓以滿足復雜控制模式的需要。
圖1電源系統框圖
此外，本設計中還設置了一個REF-OK模塊來判斷上電后電源系統是否已進入正常工作狀態。
1.2 欠壓鎖定電路的設計
欠壓鎖定電路又稱UVLO，見圖2.圖中 VDD為芯片外部供電電源，設計值為12 V.欠壓鎖定電路的窗口設置為7~9.5 V，即上電后電壓上升到大于9.5V 時芯片開始正常工作，而當供電電壓小于7 V時芯片停止工作。考慮到欠壓鎖定電路在電源控制芯片中的重要性，設計給出了兩種實現方案，并對兩種控制策略的性能進行了分析與比較。
圖2 兩個比較器實現的欠壓鎖定電路
圖2給出第一種欠壓鎖定電路的原理圖，稱為U-VLO1，這是用兩個比較器實現的欠壓鎖定電路。VDD是外部供電電壓源，K1、K2 是小于1的常數，且K1》K2，VREF為1.25 V帶隙基準電壓，LATCH是由兩個反相器組成的鎖存器。圖中標的UVLO_out代表欠壓鎖定信號，狀態設置是UVLO_out=0時有效。
電路的工作原理可簡述如下：12 V供電電壓可在VDD比較低時建立一個PTAT （ProportiONal toabsolute temperature）電流源，然后利用其建立起帶隙基準電壓源；當VDD由0上升時，帶隙基準電壓r首先建立，此時兩個比較器的輸出為低電位，P1導通，輸出為高電位；當K1VDD大于 r時，COMP1輸出跳變，N1管導通，鎖存器鎖存上一個信號，UVLO為高電位（注意其為低電位有效）；當K2VDD大于VREF 時，N2導通，則UVLO-out為低電位，使能其他模塊；隨著VDD減小，K2VDD首先小于VREF，N2關斷，則鎖存器鎖存信號，UVLO-out保持；當 VDD減小到K1 VDD小于VREF時COMP1跳變，P1導通，N1關斷，則輸出UVLO-out為高電位，關斷整個控制芯片。
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